虽然先进半导体制造工艺在研发方面越来越困难，成本也越来越高，但仍然在不断前进，作为行业的龙头企业，台积电（TSMC）已推进到3nm制程节点。不过并不是每一种芯片都会有相应的扩展效果，比如DRAM，早已遇到缩放困难的问题，研究人员最快在5年后就无法继续提高密度了。
据TomsHardware报道，专门从事半导体电路设计的Lam Research最近发布了一份关于DRAM产品如何发展的建议，未来可能属于3D DRAM，将引入堆叠结构。据称，大概还需要5到8年的时间，才能设计出可制造的3D DRAM设备，从2D DRAM扩展结束到3D DRAM扩展开始之间可能有3年的时间差。
3D DRAM设计中，重点是解决缩放和多层堆叠的难题，另外还有电容器和晶体管缩小，以及单元间连接和通孔阵列，最后还有制定相应的工艺要求。新的DRAM单元设计方式不是简单地将2D DRAM组件放在一侧，然后再将其堆叠在一起，加上工艺上的约束和要求，就是一项说起来容易做起来困难的工作。重新设计的DRAM架构可以层层叠叠，过程与NAND闪存类似，其中还会应用一些先进的晶体管制造技术，比如GAA设计。
据了解，第一代3D DRAM设计最多只能利用28层堆叠，随着架构的改进和额外的分层，DRAM密度可以实现两个节点的跳跃改进。该技术遇到的另外一个问题是，现阶段没有生产工具可以可靠地制造3D DRAM所需的这些特征，需要对DRAM的生产工具进行改进甚至重新设计，这是一个必然的过程。
此前有报道，三星和SK海力士都将3D DRAM作为克服DRAM物理极限的一种方式。在三星看来，3D DRAM是半导体行业未来的增长动力，而SK海力士则认为，明年关于3D DRAM的电气特性细节将被公开，从而决定其发展方向。
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